Unterschiede

Hier werden die Unterschiede zwischen zwei Versionen angezeigt.

Link zu dieser Vergleichsansicht

Beide Seiten der vorigen Revision Vorhergehende Überarbeitung
Nächste Überarbeitung 		Vorhergehende Überarbeitung
elektronik_labor:checkliste_fuer_das_layout [2021/05/20 22:32]
tfischer 		elektronik_labor:checkliste_fuer_das_layout [2022/11/17 19:56] (aktuell)
mexleadmin
Zeile 1: Zeile 1:
 ====== Checkliste für das Layout ====== ====== Checkliste für das Layout ======
  
-==== 1. Allgemein ====+===== 1. Allgemein =====
   *  1.1 Die Layoutinformationen in den Datasheets der ICs wurden beachtet. \\ <WRAP indent>Tipp: zu finden unter: recommended layout, layout considerations, layout examples</WRAP>   *  1.1 Die Layoutinformationen in den Datasheets der ICs wurden beachtet. \\ <WRAP indent>Tipp: zu finden unter: recommended layout, layout considerations, layout examples</WRAP>
   *  1.2 Im ERC sind keine warnings und errors vorhanden.    *  1.2 Im ERC sind keine warnings und errors vorhanden. 
- 
   *  1.3 Noch vorhandene warnings und errors des DRC sind plausibel.   *  1.3 Noch vorhandene warnings und errors des DRC sind plausibel.
  
-==== 2. Mikrocontroller ==== +===== 2. Mikrocontroller ===== 
   *  2.1 Leitungslänge zwischen Entkoppelkondensatoren und den zu entkoppelnden ICs sind minimal (ca 2-3 mm). \\ <WRAP indent>Tipps: Entkoppelkondensatoren von 100nF liegen zwischen GND <-> VCC bzw. AGND <-> AVCC</WRAP>   *  2.1 Leitungslänge zwischen Entkoppelkondensatoren und den zu entkoppelnden ICs sind minimal (ca 2-3 mm). \\ <WRAP indent>Tipps: Entkoppelkondensatoren von 100nF liegen zwischen GND <-> VCC bzw. AGND <-> AVCC</WRAP>
   *  2.2 Quarz und dessen benötigte Kondensatoren sind nahe am Mikrocontroller verbaut (ca. 2-3 mm).   *  2.2 Quarz und dessen benötigte Kondensatoren sind nahe am Mikrocontroller verbaut (ca. 2-3 mm).
-  
   *  2.3 Beim Quarz ist je eine Masse-Insel auf Ober- und Unterseite vorgesehen, bzw. dort verlaufen keine Leistungs- oder Digitalsignale. Die Masse-Inseln  sind mit einem Via verbunden.   *  2.3 Beim Quarz ist je eine Masse-Insel auf Ober- und Unterseite vorgesehen, bzw. dort verlaufen keine Leistungs- oder Digitalsignale. Die Masse-Inseln  sind mit einem Via verbunden.
  
-==== 3. Schaltende Elemente ==== +===== 3. Schaltende Elemente ===== 
 Relevant bei Leistungstransistoren, Motorsteuerung, DCDC, WLAN, Bluetooth, aktiver Funk. Relevant bei Leistungstransistoren, Motorsteuerung, DCDC, WLAN, Bluetooth, aktiver Funk.
   *  3.1 Schaltende Elemente, Analog-Digital-Wandlung und Mikrocontroller sind räumlich getrennt.   *  3.1 Schaltende Elemente, Analog-Digital-Wandlung und Mikrocontroller sind räumlich getrennt.
- 
   *  3.2 Unter den schaltenden Elementen verlaufen keine Analog- und Digitalsignale.   *  3.2 Unter den schaltenden Elementen verlaufen keine Analog- und Digitalsignale.
- 
   *  3.3 Unter den schaltenden Elementen ist eine Masseinsel vorgesehen.   *  3.3 Unter den schaltenden Elementen ist eine Masseinsel vorgesehen.
- 
   *  3.4 Benötigte passive Elemente (z.B. Glättungskondensatoren) sind mit sehr kurzen Leiterbahnen angeschlossen.   *  3.4 Benötigte passive Elemente (z.B. Glättungskondensatoren) sind mit sehr kurzen Leiterbahnen angeschlossen.
- 
   *  3.5 Benötigte passive Elemente, Anschlüsse und  Masserverlauf wurden aus Datasheets übernommen.   *  3.5 Benötigte passive Elemente, Anschlüsse und  Masserverlauf wurden aus Datasheets übernommen.
  
-==== 4. Vias und Löcher ==== +===== 4. Vias und Löcher ===== 
- +  *  4.1 Langlöcher werden statt als Fräsung (nur eine Linie auf Layer Dimension) durch mehrere Bohrungen umgesetzt.
-  *  4.1 Breite der Leitungen sind der Stromlast angepasst (relevant für Ströme >1A). +
   *  4.2 Es wurden nur runde, achteckige und viereckige Pads genutzt, also keine länglichen (shape=long).   *  4.2 Es wurden nur runde, achteckige und viereckige Pads genutzt, also keine länglichen (shape=long).
- 
   *  4.3 Bei sich erhitzenden Komponenten ist eine beidseitige Abführung von GND mit Vias verbunden.   *  4.3 Bei sich erhitzenden Komponenten ist eine beidseitige Abführung von GND mit Vias verbunden.
   
-==== 5. Beschriftung ====+===== 5. Beschriftung =====
   *  5.1 Es wurden keine Werte (tValues, bValues) als Text dargestellt.   *  5.1 Es wurden keine Werte (tValues, bValues) als Text dargestellt.
- 
   *  5.2 Der Text hat die gleiche Schriftgröße. Empfohlen ist: Size 0.7mm, Thickness: 0.1mm).  \\  <WRAP indent>Tipp: Die Schriftgröße ist veränderbar über run normalize-text.ulp . Dieses Skript sollte zweimal ausgeführt werden </WRAP>   *  5.2 Der Text hat die gleiche Schriftgröße. Empfohlen ist: Size 0.7mm, Thickness: 0.1mm).  \\  <WRAP indent>Tipp: Die Schriftgröße ist veränderbar über run normalize-text.ulp . Dieses Skript sollte zweimal ausgeführt werden </WRAP>
   *  5.3  Der verwendete Text wurde durchgehend als Vektorschrift definiert.   *  5.3  Der verwendete Text wurde durchgehend als Vektorschrift definiert.
- 
   *  5.4 Der Text ist ausgerichtet und wird weder über Vias und Löcher noch über Lotaugen geführt. \\  <WRAP indent>Tipp: auf dem Board über "manufacturing" geprüft.</WRAP>   *  5.4 Der Text ist ausgerichtet und wird weder über Vias und Löcher noch über Lotaugen geführt. \\  <WRAP indent>Tipp: auf dem Board über "manufacturing" geprüft.</WRAP>
   *  5.5 Die Platine ist mit Semester, Jahr und Gruppe bezeichnet, z.B. 18WS_Pj09_Jukebox.   *  5.5 Die Platine ist mit Semester, Jahr und Gruppe bezeichnet, z.B. 18WS_Pj09_Jukebox.
- 
   *  5.6 Richtungsanzeigen bei Chips werden aufgedruckt.   *  5.6 Richtungsanzeigen bei Chips werden aufgedruckt.
   
-==== 6. Verbindungen und Polygone ==== +===== 6. Verbindungen und Polygone ===== 
-  *  6.1 Es werden nur Verbindungen in 45° Winkel-Abstufungen genutzt. \\  <WRAP indent>Tipp: 45° Winkel sind herstellungstechnisch nicht mehr zwingend, jedoch formhalber empfohlen.</WRAP> +  *  6.1 Breite der Leitungen sind der Stromlast angepasst (relevant für Ströme >1A). 
-  *  6.2 keine Verbindung läuft im spitzen Winkel zu. \\  <WRAP indent>Tipp: schlecht sind Verbindungen wie: Ꝩ , gut sind: Ͱ Ꞁ ꓕ  </WRAP> +  *  6.2 Es werden nur Verbindungen in 45° Winkel-Abstufungen genutzt. \\  <WRAP indent>Tipp: 45° Winkel sind herstellungstechnisch nicht mehr zwingend, jedoch formhalber empfohlen.</WRAP> 
-  *  6.3 Es wird bei komplexeren Layouts Manhattan-Rounting genutzt. Einfache Layouts sind einseitig ausgeführt. +  *  6.3 keine Verbindung läuft im spitzen Winkel zu. \\  <WRAP indent>Tipp: schlecht sind Verbindungen wie: Ꝩ , gut sind: Ͱ Ꞁ ꓕ  </WRAP> 
 +  *  6.4 Es wird bei komplexeren Layouts Manhattan-Rounting genutzt. Einfache Layouts sind einseitig ausgeführt. 
   
-==== 7. Masseflächen ====+===== 7. Masseflächen =====
   *  7.1 Alle AGND, PGND und GND-Flächen müssen jeweils miteinander verbunden sein.   *  7.1 Alle AGND, PGND und GND-Flächen müssen jeweils miteinander verbunden sein.
- 
   *  7.2 Zwischen den verschiedenen Massen gibt es jeweils nur eine Verbindung (über Solderjumper).   *  7.2 Zwischen den verschiedenen Massen gibt es jeweils nur eine Verbindung (über Solderjumper).
- 
   *  7.3 Die Verbindungen sind so zu zeichnen, dass möglichst viel Masseflächen entstehen (Bilden von Bussystemen).   *  7.3 Die Verbindungen sind so zu zeichnen, dass möglichst viel Masseflächen entstehen (Bilden von Bussystemen).
  
-==== 8. Geometrie ====+===== 8. Geometrie =====
   *  8.1 Abmaße der Platine sind möglichst klein.   *  8.1 Abmaße der Platine sind möglichst klein.
- 
   *  8.2 Abmaße der Platine entsprechen dem vorgegeben MEXLE2020-Raster (1", 2.1", 3.2", 4.3").   *  8.2 Abmaße der Platine entsprechen dem vorgegeben MEXLE2020-Raster (1", 2.1", 3.2", 4.3").
- 
   *  8.3 Komponenten liegen auf einem eagle Raster in 25 bzw. 5 mil. \\  <WRAP indent>Tipp: Die Komponenten und Verbindungen lassen sich durch run cmd-snap-board.ulp automatisch ausrichten. </WRAP>   *  8.3 Komponenten liegen auf einem eagle Raster in 25 bzw. 5 mil. \\  <WRAP indent>Tipp: Die Komponenten und Verbindungen lassen sich durch run cmd-snap-board.ulp automatisch ausrichten. </WRAP>
   *  8.4 Die Komponenten sind strukturiert ausgerichtet.   *  8.4 Die Komponenten sind strukturiert ausgerichtet.
- 
   *  8.5 Die Schnittstellen sind bzgl. Gehäuse und Umgebung korrekt positioniert.   *  8.5 Die Schnittstellen sind bzgl. Gehäuse und Umgebung korrekt positioniert.
- 
   *  8.6 Es wurden die Größen (Geometrie) und Keepouts (Layer 39+40) der Komponenten beachtet.   *  8.6 Es wurden die Größen (Geometrie) und Keepouts (Layer 39+40) der Komponenten beachtet.