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Checkliste für das Layout

1. Allgemein

• <todo> 1.1 Die Layoutinformationen in den Datasheets der ICs wurden beachtet (zu finden unter: recommended layout, layout considerations, layout examples)</todo> * <todo> 1.2 Im ERC sind keine warnings und errors vorhanden</todo> * <todo> 1.3 noch vorhandene warnings und errors des DRC sind plausibel </todo>

  2. Mikrocontroller

  * <todo> 2.1 Leitungslänge zwischen Entkoppelkondensatoren und Microcontroller sind minimal (ca 2-3 mm). (Entkoppelkondensatoren: 100nF zwischen GND ↔ VCC und AGND ↔ AVCC) </todo> * <todo> 2.2 Quarz und dessen benötigte Kondensatoren sind nahe am Mikrocontroller verbaut (ca. 2-3 mm) </todo> * <todo> 2.3 Unter dem Quarz ist eine Masseinsel vorgesehen, bzw. dort verlaufen keine Leistungs- oder Digitalsignale </todo>

  3. Schaltende Elemente

  Relevant bei Leistungstransistoren, Motorsteuerung, DCDC, WLAN, Bluetooth, aktiver Funk * <todo> 3.1 Schaltende Elemente, Analog-Digital-Wandlung und Mikrocontroller sind räumlich getrennt </todo> * <todo> 3.2 Unter den schaltenden Elementen verlaufen keine Analog- und Digitalsignale </todo> * <todo> 3.3 Unter den schaltenden Elementen ist eine Masseinsel vorgesehen </todo> * <todo> 3.4 Benötigte passive Elemente (z.B. Glättungskondensator) sind mit sehr kurzen Leiterbahnen angeschlossen </todo> * <todo> 3.5 Benötigte passive Elemente, Anschlüsse und Masserverlauf wurden aus Datasheets übernommen </todo>

  Vias und Löcher

  * <todo> 4.1 Breite der Leitungen sind der Stromlast angepasst (relevant für Ströme >1A) </todo> * <todo> 4.2 Es wurden nur runde, achteckige und viereckige Pads genutzt, also keine länglichen (shape=long) </todo> * <todo> 4.3 bei sich erhitzenden Komponenten ist eine beidseitige Abführung von GND mit Vias verbunden </todo>

  Beschriftung

  * <todo> 5.1 Es wurden keine Werte (tValues, bValues) als Text dargestellt </todo> * <todo> 5.2 Der verwendete Text wurde durchgehend als Vektorschrift definiert </todo> * <todo> 5.3 Der Text ist ausgerichtet und wird weder über Vias und Löcher noch über Lotaugen geführt (auf dem Board über „manufacturing“ geprüft) </todo> * <todo> 5.4 Die Platine ist mit Semester, Jahr und Gruppe bezeichnet, z.B. 18WS_Pj09_Jukebox </todo> * <todo> 5.5 Richtungsanzeigen bei Chips werden aufgedruckt </todo>

  Verbindungen und Polygone

  * <todo> 6.1 Es werden nur Verbindungen in 45° Winkel-Abstufungen genutzt </todo> * <todo> 6.2 keine Verbindung läuft im spitzen Winkel zu (schlecht: Ꝩ , gut: Ͱ Ꞁ ꓕ ) </todo> * <todo> 6.3 Es wird bei komplexeren Layouts Manhattan-Rounting genutzt (bei einfachen Layouts auch einseitig) </todo>

  Masseflächen

  * <todo> 7.1 Alle AGND, PGND und GND-Flächen müssen jeweils miteinander verbunden sein. </todo> * <todo> 7.2 Zwischen den verschiedenen Massen gibt es jeweils nur eine Verbindung (über Solderjumper) </todo> * <todo> 7.3 Die Verbindungen sind so zu zeichnen, dass möglichst viel Masseflächen entstehen (Bilden von Bussystemen) </todo>

  Geometrie

  * <todo> 8.1 Abmaße der Platine sind möglichst klein </todo> * <todo> 8.2 Abmaße der Platine entsprechen dem vorgegeben MEXLE2020-Raster (1„, 2.1“, 3.2„, 4.3“) </todo> * <todo> 8.3 Komponenten liegen auf dem eagle Raster (Abhilfe: run cmd-snap-board.ulp) </todo> * <todo> 8.4 Die Komponenten sind strukturiert ausgerichtet </todo> * <todo> 8.5 Die Schnittstellen sind bzgl. Gehäuse und Umgebung korrekt positioniert </todo> * <todo> 8.6 Es wurden die Größen (Geometrie) und Keepouts (Layer 39+40) der Komponenten beachtet </todo>