Checkliste für das Layout

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<todo> 1.1 Die Layoutinformationen in den Datasheets der ICs wurden beachtet</todo> Tipp: zu finden unter: recommended layout, layout considerations, layout examples
<todo> 1.2 Im ERC sind keine warnings und errors vorhanden</todo>
<todo> 1.3 Noch vorhandene warnings und errors des DRC sind plausibel </todo>

<todo> 2.1 Leitungslänge zwischen Entkoppelkondensatoren und den zu entkoppelnden ICs sind minimal (ca 2-3 mm).</todo> Tipps Entkoppelkondensatoren von 100nF liegen zwischen GND ↔ VCC bzw. AGND ↔ AVCC
<todo> 2.2 Quarz und dessen benötigte Kondensatoren sind nahe am Mikrocontroller verbaut (ca. 2-3 mm)

</todo>

<todo> 2.3 Beim Quarz ist je eine Masse-Insel auf Ober- und Unterseite vorgesehen, bzw. dort verlaufen keine Leistungs- oder Digitalsignale. Die Masse-Inseln sind mit einem Via verbunden</todo>

Relevant bei Leistungstransistoren, Motorsteuerung, DCDC, WLAN, Bluetooth, aktiver Funk

<todo> 3.1 Schaltende Elemente, Analog-Digital-Wandlung und Mikrocontroller sind räumlich getrennt </todo>
<todo> 3.2 Unter den schaltenden Elementen verlaufen keine Analog- und Digitalsignale </todo>
<todo> 3.3 Unter den schaltenden Elementen ist eine Masseinsel vorgesehen </todo>
<todo> 3.4 Benötigte passive Elemente (z.B. Glättungskondensatoren) sind mit sehr kurzen Leiterbahnen angeschlossen </todo>
<todo> 3.5 Benötigte passive Elemente, Anschlüsse und Masserverlauf wurden aus Datasheets übernommen </todo>

<todo> 4.1 Breite der Leitungen sind der Stromlast angepasst (relevant für Ströme >1A) </todo>
<todo> 4.2 Es wurden nur runde, achteckige und viereckige Pads genutzt, also keine länglichen (shape=long) </todo>
<todo> 4.3 Bei sich erhitzenden Komponenten ist eine beidseitige Abführung von GND mit Vias verbunden </todo>

<todo> 5.1 Es wurden keine Werte (tValues, bValues) als Text dargestellt </todo>
<todo> 5.2 Der Text hat die gleiche Schriftgröße. Empfohlen ist: Size 0.7mm, Thickness: 0.1mm)</todo> Tipp: Die Schriftgröße ist veränderbar über run normalize-text.ulp . Dieses Skript sollte zweimal ausgeführt werden
<todo> 5.3 Der verwendete Text wurde durchgehend als Vektorschrift definiert </todo>
<todo> 5.4 Der Text ist ausgerichtet und wird weder über Vias und Löcher noch über Lotaugen geführt</todo> Tipp auf dem Board über „manufacturing“ geprüft
<todo> 5.5 Die Platine ist mit Semester, Jahr und Gruppe bezeichnet, z.B. 18WS_Pj09_Jukebox </todo>
<todo> 5.6 Richtungsanzeigen bei Chips werden aufgedruckt </todo>

<todo> 6.1 Es werden nur Verbindungen in 45° Winkel-Abstufungen genutzt </todo> Tipp 45° Winkel sind herstellungstechnisch nicht mehr zwingend, jedoch formhalber empfohlen
<todo> 6.2 keine Verbindung läuft im spitzen Winkel zu</todo> Tipp schlecht sind Verbindungen wie: Ꝩ , gut sind: Ͱ Ꞁ ꓕ
<todo> 6.3 Es wird bei komplexeren Layouts Manhattan-Rounting genutzt (bei einfachen Layouts auch einseitig) </todo>

<todo> 7.1 Alle AGND, PGND und GND-Flächen müssen jeweils miteinander verbunden sein. </todo>
<todo> 7.2 Zwischen den verschiedenen Massen gibt es jeweils nur eine Verbindung (über Solderjumper) </todo>
<todo> 7.3 Die Verbindungen sind so zu zeichnen, dass möglichst viel Masseflächen entstehen (Bilden von Bussystemen) </todo>

<todo> 8.1 Abmaße der Platine sind möglichst klein </todo>
<todo> 8.2 Abmaße der Platine entsprechen dem vorgegeben MEXLE2020-Raster (1„, 2.1“, 3.2„, 4.3“) </todo>
<todo> 8.3 Komponenten liegen auf einem eagle Raster in 25 bzw. 5 mil </todo> Tipp Die Komponenten und Verbindungen lassen sich durch run cmd-snap-board.ulp automatisch ausrichten
<todo> 8.4 Die Komponenten sind strukturiert ausgerichtet </todo>
<todo> 8.5 Die Schnittstellen sind bzgl. Gehäuse und Umgebung korrekt positioniert </todo>
<todo> 8.6 Es wurden die Größen (Geometrie) und Keepouts (Layer 39+40) der Komponenten beachtet </todo>